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RK3588和FPGA桥片之间IO电平信号概率性不能通信原因 - 实践


1.GPIO管脚配置问题
RK3588对IO进行配置的时候,如果配置为多功能复用,没有明确IO功能,可能引起信号接收不稳定,
需要在驱动中设备树中配置管脚为GPIO功能,确保没有功能复用的干扰。
2.上下拉电阻阻值设置不当
GPIO引脚上下拉电阻设置不当会造成接收不稳。如果GPIO引脚默认为上拉到电源,如果外部电路也
进行上拉,那么双上拉会造成上拉总电阻减小,从而导致分压后电压幅值偏高,会误判为高电平,
因而要确定只有一个地方上拉了。
3.硬件设计问题
硬件设计存在缺陷,连接器或者电路板设计不当,导致信号传输不稳定。需检查电路板的设计和
连接器的质量。
4.信号质量问题
噪声与振铃:用示波器捕获信号波形,检查是否存在过冲、下冲或振铃。这些问题在长走线或阻抗不匹配(如未加串阻)时常见,可能导致 RK3588 采样错误710。

解决方案:

FPGA输出端串联 22Ω–100Ω 电阻;

缩短走线长度,避免与高频信号(如时钟线)并行;

若为差分信号,需严格等长布线。

5.当 FPGA 输出信号变化边缘接近 RK3588 GPIO 采样时钟边缘时,可能违反建立/保持时间要求,导致亚稳态(Metastability)

6.跨时钟域处理(CDC)缺陷

异步信号直接采样是常见错误。除上述同步器方案外,还需注意:

单比特信号用两级触发器同步;

多比特信号采用格雷码编码或握手协议

http://www.hskmm.com/?act=detail&tid=26020

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